Contact : Hugues Cassé

Organisation : IRIT - Université Toulouse 3

Année : M1

Projet : Génération de VHDL en circuit logique

Description du projet : L'objectif de ce projet est de réaliser un traducteur de VHDL en circuit logique.

La visée est pédagogique : le circuit logique ainsi produit doit pouvoir être affiché de manière à comprendre comment se fait la traduction et comment va fonctionner le circuit conçu en VHDL. Par circuit logique s'entend un circuit composé de portes classiques NON, ET, OU, XOR, de bascules classiques (D) avec des circuits standards comme multiplexeur, décodeur, etc.

Donc le projet va inclure (1) un analyseur syntaxique VHDL, (2) un traducteur vers un format de circuit logique (existant ou non) et (3) l'utilisation d'un logiciel tiers pour afficher le circuit obtenu. Une bonne option serait d'obtenir en sortie au format Logisim mais d'autres options peuvent être envisagées.

Mots-clé : VHDL, architecture, compilation, circuits logiques